PAÜ .:. Eğitim Öğretim Bilgi Sistemi

Yazdır

DERS BİLGİLERİ

Ders Kod	Ders Ad	T+U Saat	Yarıyıl	AKTS
ELK 511	YÜKSEK YOĞUNLUKLU ENTEGRE DEVRELERİN VHDL DİLİYLE TANIMLANMASI	3 + 0	2. Yarıyıl	7,5

DERS TANIMI

Ders Düzeyi	Yüksek Lisans
Ders Türü	Seçmeli
Dersin Amacı	Yüksek yoğunluklu dijital devrelerin tasarlanması ve bunların üretim aşamasına alınabilmesi için gereken teorik altyapının sağlanması. Yüksek lisans öğrencilerinin iyi bir temel bilgiye sahip olacak şekilde yetişmek. Yüksek dijital teknolojiyi daha yakından takip edebilmek için bir alt yapı oluşturmak.
Ders İçeriği	Sayısal tasarımın temellerine giriş / SPLD, PAL, GAL, PLA / CPLD yapıları / Sembolik donanım tanımlama dilleri: Abel, Verilog vb. / VHDL dizayn yapısı / AND, OR lojik dizileri / İki seviyeli AND, OR dizileri / FPGA ve devre tasarımı / Programlanabilir Lojik Eleman yapıları, FPGA, CPLD ve FPIC’ler / Paket programlar (Maxplus, Xlinix vb.) kullanarak devre similasyonu ve eleman programlama uygulamaları (decoder, sayıcı, ALU vb.).
Ders Ön Koşul	Dersin ön koşulu yok.
Ders Yan Koşul	Dersin yan koşulu yok.
Öğretim Sistemi	Yüz Yüze

DERS ÖĞRENME KAZANIMLARI

1	Sayısal sistemler ile ilgili temel kavramları bilir.
2	Sembolik donanım tanımlama dillerini bilir.
3	FPGA kullanarak sayısal devreler tasarlayabilir.
4	Modüler tasarım yapmayı bilir.

DERS ÖĞRENME KAZANIMININ PROGRAM YETERLİLİKLERİNE KATKISI

No	PY 01	PY 02	PY 03	PY 04	PY 05	PY 06	PY 07	PY 08	PY 09	PY 10	PY 11
ÖK 001	4	3	4	2	2	2	1	1	1	1	1
ÖK 002	5	4	4	3	4	2	1	1	1	1	1
ÖK 003	4	4	4	3	4	2	1	1	1	1	1
ÖK 004	5	4	4	5	5	2	1	1	1	1	1
Ara Toplam	18	15	16	13	15	8	4	4	4	4	4
Katkı	5	4	4	3	4	2	1	1	1	1	1

AKTS / İŞ YÜKÜ TABLOSU

Etkinlik	Sayısı	Süresi (Saat)	Toplam İş Yükü (Saat)
Ders Süresi(14 hafta/teorik+uygulama)	14	3	42
Sınıf Dışı Ders Çalışma Süresi(Ön çalışma, pekiştirme)	14	3	42
Ödevler	1	20	20
Arasınavlar(hazırlık süresi dahil)	1	30	30
Yarıyıl Sonu Sınavı(hazırlık süresi dahil)	1	41	41
Sunum / Seminer (hazırlık süresi dahil)	1	20	20
Toplam İş Yükü Dersin AKTS Kredisi			195 7,5

DERS ŞUBELERİ

Dönem seçiniz :

Yazdır

Ders Şube Detayları

Dersin Kodu	Dersin Ad	Saat (T+P)	Şube No	Öğretim Dili	Şube Dönemi
ELK 511	YÜKSEK YOĞUNLUKLU ENTEGRE DEVRELERİN VHDL DİLİYLE TANIMLANMASI	3 + 0	1	Türkçe	2022-2023 Güz

Öğretim Elemanı	E-Posta	İç Hat	Ders Yeri	Devam Zorunluluğu
Dr. Öğr. Üyesi BEDRİ BAHTİYAR	bedribahtiyar@pau.edu.tr		MUH A0475	Dersin Devam Yüzdesi : %70

Amaç		Yüksek yoğunluklu dijital devrelerin tasarlanması ve bunların üretim aşamasına alınabilmesi için gereken teorik altyapının sağlanması. Yüksek lisans öğrencilerinin iyi bir temel bilgiye sahip olacak şekilde yetişmek. Yüksek dijital teknolojiyi daha yakından takip edebilmek için bir alt yapı oluşturmak.
İçerik		Sayısal tasarımın temellerine giriş / SPLD, PAL, GAL, PLA / CPLD yapıları / Sembolik donanım tanımlama dilleri: Abel, Verilog vb. / VHDL dizayn yapısı / AND, OR lojik dizileri / İki seviyeli AND, OR dizileri / FPGA ve devre tasarımı / Programlanabilir Lojik Eleman yapıları, FPGA, CPLD ve FPIC’ler / Paket programlar (Maxplus, Xlinix vb.) kullanarak devre similasyonu ve eleman programlama uygulamaları (decoder, sayıcı, ALU vb.).

Haftalık Konu Başlıkları

Hafta	Konular
1	FPGA nedir
2	ROM,PROM,EEPROM, SPLD,CPLD, PAL, GAL yapıları
3	ASIC ve GATE ARRAY yapıları
4	VHDL'e giriş (Entity, Architecture, Data tipleri, Operatörler)
5	VHDL'e giriş (Entity, Architecture, Data tipleri, Operatörler)
6	Eş zamanlı kod şartlı dallanma komutları (when, with-select)
7	Eş zamanlı kod döngü yapısı(For-Generate)
8	Sıralı kod şartlı dallanma komutları (Process, if, case)
9	Sıralı kod döngü yapısı(For-Loop)
10	Component oluşturma
11	Component Yapısı ile ALU uygulaması
12	IP Core kullanımı
13	IP Core ile Aritmetik işlemler
14	IP Core ile fonksiyonun ürettiği değeri hesaplama

Materyaller

Materyal belirtilmemiştir.

Kaynaklar

Ders Değerlendirme Sistemi

Değerlendirme Yöntemi	Katkı Yüzdesi (%)	Değerlendirme Yöntemi Ad
Dönem Sonu Sınavı	50	Dönem Sonu Sınavı
Ara Sınav	50	Ara Sınav

T+U : Teorik + Pratik
PY: Program Yeterlilikleri
ÖK: Ders Öğrenme Kazanımları

Aday Öğrenci