Yazdır

DERS BİLGİLERİ
Ders KodDers AdT+U SaatYarıyılAKTS
ELK 511YÜKSEK YOĞUNLUKLU ENTEGRE DEVRELERİN VHDL DİLİYLE TANIMLANMASI3 + 01. Yarıyıl7,5

DERS TANIMI
Ders Düzeyi Doktora
Ders Türü Seçmeli
Dersin Amacı Yüksek yoğunluklu dijital devrelerin tasarlanması ve bunların üretim aşamasına alınabilmesi için gereken teorik altyapının sağlanması. Yüksek lisans öğrencilerinin iyi bir temel bilgiye sahip olacak şekilde yetişmek. Yüksek dijital teknolojiyi daha yakından takip edebilmek için bir alt yapı oluşturmak.
Ders İçeriği Sayısal tasarımın temellerine giriş / SPLD, PAL, GAL, PLA / CPLD yapıları / Sembolik donanım tanımlama dilleri: Abel, Verilog vb. / VHDL dizayn yapısı / AND, OR lojik dizileri / İki seviyeli AND, OR dizileri / FPGA ve devre tasarımı / Programlanabilir Lojik Eleman yapıları, FPGA, CPLD ve FPIC’ler / Paket programlar (Maxplus, Xlinix vb.) kullanarak devre similasyonu ve eleman programlama uygulamaları (decoder, sayıcı, ALU vb.).
Ders Ön Koşul Dersin ön koşulu yok.
Ders Yan Koşul Dersin yan koşulu yok.
Öğretim Sistemi Yüz Yüze

DERS ÖĞRENME KAZANIMLARI
1Sayısal sistemler ile ilgili temel kavramları bilir.
2Sembolik donanım tanımlama dillerini bilir.
3FPGA kullanarak sayısal devreler tasarlayabilir.
4Modüler tasarım yapmayı bilir.

DERS ÖĞRENME KAZANIMININ PROGRAM YETERLİLİKLERİNE KATKISI
NoPY 01PY 02PY 03PY 04PY 05PY 06PY 07PY 08PY 09PY 10PY 11
ÖK 00143422211111
ÖK 00254434211111
ÖK 00344434211111
ÖK 00454455211111
Ara Toplam1815161315844444
Katkı54434211111

AKTS / İŞ YÜKÜ TABLOSU
EtkinlikSayısıSüresi (Saat)Toplam İş Yükü (Saat)
Ders Süresi(14 hafta/teorik+uygulama)14342
Sınıf Dışı Ders Çalışma Süresi(Ön çalışma, pekiştirme)14570
Ödevler11515
Arasınavlar(hazırlık süresi dahil)12020
Yarıyıl Sonu Sınavı(hazırlık süresi dahil)13333
Sunum / Seminer (hazırlık süresi dahil)11515
Toplam İş Yükü

Dersin AKTS Kredisi






195

7,5
DERS ŞUBELERİ
 Dönem seçiniz :   


Seçili dönemde ders açılmamıştır.


Yazdır

T+U : Teorik + Pratik
PY: Program Yeterlilikleri
ÖK: Ders Öğrenme Kazanımları